OCL電路如圖所示，VCC＝20V，飽和管壓降∣UCES∣＝2V，RL＝4Ω。
（1）求負(fù)載上可能獲得的最大輸出功率Pom和電路的轉(zhuǎn)換效率η各為多少？
（2）若元件R2、D1、D2中任意一個元件虛焊，可能會出現(xiàn)什么情況？
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?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
?verilog語法中，間隔符號主要包括（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）
?數(shù)字頻率計(jì)采用4個數(shù)字的BCD碼計(jì)數(shù)器，若采樣時間0.01s，那么它能夠測量的最大頻率是多少？（）
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）
以下哪個MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級？?（）
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）