如圖所示的運(yùn)算放大電路中，已知R1=R2=10k，R5=15k，R3=R4=R6=30k，RF3=30k，RFi=RF2=10k，E1=3V，E2=4V，E3=3V。試求：
（1）指出A1、A2、A3運(yùn)算放大功能；
（2）計(jì)算輸出電壓uo1、uo2和uo。
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試求：
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?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
?verilog語法中，間隔符號主要包括（）。
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號的動(dòng)態(tài)掃描時(shí)鐘信號頻率約為多少？（）
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）