試求下圖各電路的輸出電壓與輸入電壓的關(guān)系式。
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I=0.5mA,Vt=1.5V,k′n(W/L)=1mA/V2,VA足夠大。輸入輸出信號均通過電容耦合進行傳輸(注意圖中未畫出電容),要實現(xiàn)增益為15倍的放大電路,則RD=()kΩ。?
CD放大器具有較()的輸入電阻和較()的輸出電阻。?????
在對數(shù)字鐘計時、校時模塊進行仿真時,設(shè)秒信號的周期為10ns,若要觀察24時制計數(shù)是否正確,那么在復位信號無效,計時使能信號有效的情況下,仿真需運行多長時間?()
當VGS=0時,能夠?qū)ǖ腗OS管為()
?CS、CG和CD三種組態(tài)中,最適合做電壓放大器的還是CS放大器。
?TTL或非門組成的邏輯電路如圖所示,當輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象?()
?6位7段數(shù)碼管動態(tài)顯示模塊如圖,要求人眼看到所有數(shù)碼管同時顯示各自對應的數(shù)字,控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少?()
現(xiàn)在定義了一個1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達式表示為{co,sub}=a+b+ci,其中a,b為兩個加數(shù),ci為來自低位的進位,sum為和,co為向高位的進位,如果以此1位加法器構(gòu)建四位加法器,同時定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是()。
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有()。
?數(shù)字頻率計設(shè)計中的測頻計數(shù)模塊共有多少個狀態(tài)?()