如圖所示的電路由理想運(yùn)放構(gòu)成的兩級(jí)電路，設(shè)
試求：
（1）指出各運(yùn)放的功能。
（2）求t=10s，輸出電壓uo的值。
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試求：
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?已知Nexys4開(kāi)發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?CD放大器的性能特征有（）。?
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
?數(shù)字頻率計(jì)設(shè)計(jì)中的測(cè)頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
可以通過(guò)新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）