單項(xiàng)選擇題只考慮本位數(shù)而不考慮低位來(lái)的進(jìn)位的器件稱(chēng)為（）。

A.編碼器
B.譯碼器
C.全加器
D.半加器


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3.單項(xiàng)選擇題能實(shí)現(xiàn)從多個(gè)輸入端中選出一路作為輸出的電路稱(chēng)為（）。

A.觸發(fā)器
B.計(jì)數(shù)器
C.數(shù)據(jù)選擇器
D.譯碼器

4.單項(xiàng)選擇題組合邏輯電路的競(jìng)爭(zhēng)-冒險(xiǎn)是由于（）引起的。

A.電路不是最簡(jiǎn)
B.電路有多個(gè)輸出
C.電路中存在延遲
D.電路使用不同的門(mén)電路

5.單項(xiàng)選擇題在組合邏輯電路的常用設(shè)計(jì)方法中，可以用（）來(lái)表示邏輯抽象的結(jié)果。

A.真值表
B.狀態(tài)表
C.狀態(tài)圖
D.特性方程

最新試題

簡(jiǎn)述用譯碼器或多路選擇器實(shí)現(xiàn)組合邏輯電路的不同之處。

題型：?jiǎn)柎痤}

TTL與非門(mén)輸入短路電流IIS的參數(shù)規(guī)范值是（）。

題型：?jiǎn)雾?xiàng)選擇題

一個(gè)兩輸入端的門(mén)電路，當(dāng)輸入為10時(shí)，輸出不是1的門(mén)電路為（）

題型：?jiǎn)雾?xiàng)選擇題

判斷如下VHDL的操作是否正確，如不正確，請(qǐng)改正。字符a和b的數(shù)據(jù)類(lèi)型是BIT，c是INTEGER，執(zhí)行c＜=a+b。

題型：?jiǎn)柎痤}

雙積分型數(shù)字電壓表是否需要取樣-保持電路？請(qǐng)說(shuō)明理由。

題型：?jiǎn)柎痤}

一個(gè)16選一的數(shù)據(jù)選擇器，其地址輸入（選擇控制輸入）端有（）個(gè)。

題型：?jiǎn)雾?xiàng)選擇題

以下哪個(gè)編碼不能是二－十進(jìn)制譯碼器的輸入編碼（）

題型：?jiǎn)雾?xiàng)選擇題

什么是觸發(fā)器的不定狀態(tài)，如何避免不定狀態(tài)的出現(xiàn)？

題型：?jiǎn)柎痤}

一個(gè)VHDL模塊是否必須有一個(gè)實(shí)體和一個(gè)結(jié)構(gòu)體？是否可以有多個(gè)實(shí)體和結(jié)構(gòu)體？簡(jiǎn)述它們的作用。

題型：?jiǎn)柎痤}

兩個(gè)與非門(mén)構(gòu)成的基本RS觸發(fā)器，當(dāng)Q=1、Q=0時(shí)，兩個(gè)輸入信號(hào)R=1和S=1。觸發(fā)器的輸出Q會(huì)（）。

題型：?jiǎn)雾?xiàng)選擇題