A.1腳
B.3腳
C.5腳
D.7腳
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A.1腳
B.3腳
C.5腳
D.7腳
A.4腳
B.8腳
C.1腳
D.6腳
A.集成555時(shí)基電路只用做定時(shí)器
B.集成555電路只能用于部分控制電路，如調(diào)光；調(diào)溫；調(diào)速等
C.集成555電路只能用于作多諧震蕩器
D.集成555電路工作可靠，使用方便；價(jià)格廉價(jià)；所以廣泛應(yīng)用
A.一個(gè)單穩(wěn)態(tài)電路
B.一個(gè)無(wú)穩(wěn)態(tài)電路
C.一個(gè)雙穩(wěn)態(tài)電路
D.一個(gè)帶放電開(kāi)關(guān)的RS觸發(fā)器
A.TH>TR
B.TH<TR
C.TH=TR
D.TH≧TR
最新試題
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫(huà)出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?verilogHDL中已經(jīng)預(yù)先定義了的門(mén)級(jí)原型的符號(hào)有（）。
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
?若某放大器的輸入信號(hào)為電壓信號(hào)，輸出信號(hào)為電流信號(hào)，則以下描述正確的有（）。?
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí)，使用一條語(yǔ)句來(lái)進(jìn)行描述assign out1=（sel &b）∣（~sel &a），這條語(yǔ)句對(duì)應(yīng)的是（）。