如圖所示為理想乙類互補(bǔ)推挽功放電路，設(shè)UCC=15V，UEE=－15V，RL=4Ω，UCE（sat）=0，輸入為正弦信號(hào)。試求：
（1）輸出信號(hào)的最大功率；
（2）輸出最大信號(hào)功率時(shí)電源的功率、集電極功耗（單管）和效率；
（3）每個(gè)晶體管的最大耗散功率PTm是多少？在此條件下的效率是多少？
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現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?verilog語法中，間隔符號(hào)主要包括（）。
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
?某次電路實(shí)驗(yàn)中，一同學(xué)按如下電路圖連接電路，完成實(shí)驗(yàn)。其中D0，D1端為輸入端，S0與S1為輸出端。在實(shí)驗(yàn)過程中，該同學(xué)觀測到輸出端S0，S1端輸出電平分別為邏輯高電平，邏輯低電平。請問此刻電路輸入端D0，D1電平可能分別為（）。
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
CD放大器具有較（）的輸入電阻和較（）的輸出電阻。?????
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
假設(shè)NEMOSFET已工作在飽和區(qū)，若uDS繼續(xù)增大時(shí)，溝道夾斷點(diǎn)向漏極移動(dòng)。
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???