限幅電路如圖所示，設(shè)D為理想二極管，輸入電壓vi為正弦波，其振幅大于VR。試?yán)L出輸出電壓vO的波形。
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?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
?已知Nexys4開發(fā)板外部時(shí)鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時(shí)鐘信號頻率為1Hz，若采用計(jì)數(shù)器對100MHz的外部時(shí)鐘分頻得到1Hz的秒信號，請問該計(jì)數(shù)器至少需要多少位？（）
可以通過新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?verilogHDL中已經(jīng)預(yù)先定義了的門級原型的符號有（）。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。
?數(shù)字頻率計(jì)設(shè)計(jì)中的測頻計(jì)數(shù)模塊共有多少個(gè)狀態(tài)？（）
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
MOSFET做放大器，要想正常工作只需用電路提供合理的偏置使其工作在飽和區(qū)即可。???