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A.可作電壓跟隨器使用
B.可用于多級(jí)電路中做緩沖器，進(jìn)行阻抗變換
C.良好的參數(shù)特性使其非常適合用于單級(jí)電壓放大
D.良好的參數(shù)特性使其非常適合用于單級(jí)電流放大
A.穩(wěn)定靜態(tài)工作點(diǎn)
B.控制器件輸入信號(hào)vgs的大小，避免因vi過(guò)大產(chǎn)生非線性失真
C.降低電壓增益
D.提高輸入輸出電阻
A.對(duì)電壓信號(hào)有極好的放大作用
B.對(duì)電流信號(hào)有極好的放大作用
C.有較高的輸入輸出電阻
D.可用作電流跟隨器
最新試題
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
CD放大器因?yàn)樵礃O輸出信號(hào)幾乎與柵極輸入信號(hào)變化一致，因此被稱為“源極跟隨器”。
?CG放大器的性能描述合理的是（）。
CG放大器因其輸入電阻過(guò)小，因此沒(méi)什么用處。
?數(shù)字頻率計(jì)采用4個(gè)數(shù)字的BCD碼計(jì)數(shù)器，若采樣時(shí)間0.01s，那么它能夠測(cè)量的最大頻率是多少？（）
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。