A.模擬信號(hào)
B.數(shù)字信號(hào)
C.直流信號(hào)
D.交流信號(hào)
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A.梯形波
B.三角波
C.鋸齒波
D.矩形波
A.一定是周期性的
B.一定是非周期性的
C.可以是單次的
D.一定是單次的
A.起隔開(kāi)直流作用
B.開(kāi)通時(shí)加速
C.關(guān)閉時(shí)加速
D.起隔開(kāi)交流作用
A.降低飽和深度
B.增加飽和深度
C.接入加速電容
D.用大β的三極管
A.高次諧波頻率高
B.基波成分多
C.諧波少
D.基波成分少
最新試題
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
?6位7段數(shù)碼管動(dòng)態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時(shí)顯示各自對(duì)應(yīng)的數(shù)字，控制數(shù)碼管位選信號(hào)的動(dòng)態(tài)掃描時(shí)鐘信號(hào)頻率約為多少？（）
可以通過(guò)新增以下哪些類型文件添加ChipScope調(diào)試IP核？（）
?CS放大器中引入源極電阻RS，其作用有（）。?
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
一塊通用面包板，公共條是三?四?三分段連通型，那么這塊板上最多有（）個(gè)插孔在內(nèi)部是連通在一起的。
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
?TTL或非門(mén)組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時(shí)會(huì)出現(xiàn)冒險(xiǎn)現(xiàn)象？（）
CD放大器因?yàn)樵礃O輸出信號(hào)幾乎與柵極輸入信號(hào)變化一致，因此被稱為“源極跟隨器”。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫(huà)出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?