您可能感興趣的試卷
你可能感興趣的試題
A.輸入和輸出間存在反饋
B.輸出狀態(tài)和原狀態(tài)有關(guān)
C.具有記憶能力
D.不具記憶能力
A.該時(shí)刻的輸入信號
B.該時(shí)刻輸入信號和輸入信號作用前電路的狀態(tài)
C.輸入信號作用前電路的狀態(tài)
D.輸出信號
A.0
B.1
C.2
D.10
最新試題
現(xiàn)在定義了一個(gè)1位的加法器addbit(ci,a,b,co,sum),模塊的結(jié)果用表達(dá)式表示為{co,sub}=a+b+ci,其中a,b為兩個(gè)加數(shù),ci為來自低位的進(jìn)位,sum為和,co為向高位的進(jìn)位,如果以此1位加法器構(gòu)建四位加法器,同時(shí)定義頂層模塊中的端口信號和中間變量的定義:下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是()。
?某次電路實(shí)驗(yàn)中,一同學(xué)按如下電路圖連接電路,完成實(shí)驗(yàn)。其中D0,D1端為輸入端,S0與S1為輸出端。在實(shí)驗(yàn)過程中,該同學(xué)觀測到輸出端S0,S1端輸出電平分別為邏輯高電平,邏輯低電平。請問此刻電路輸入端D0,D1電平可能分別為()。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義,VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是()。
?電路如圖所示,如果電容C2開路,則MOSFET的漏極直流電壓將會(huì)(),漏極交流電壓將會(huì)(),增益將會(huì)()。
?在verilogHDL的數(shù)字表達(dá)方式用,和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有()。
?在使用verilog描述一個(gè)二選一的數(shù)據(jù)選擇器時(shí),使用一條語句來進(jìn)行描述assign out1=(sel &b)∣(~sel &a),這條語句對應(yīng)的是()。
以下哪個(gè)MOS放大器組態(tài)結(jié)構(gòu)最適合用在電壓信號處理系統(tǒng)的最后一級??()
在下圖中如果輸入輸出均有電容耦合,則將RG的阻值由10MΩ替換為1MΩ時(shí),柵極直流電壓將會(huì)(),漏極直流電流將會(huì)(),輸入電阻將會(huì)()。
?CS放大器中引入源極電阻RS,其作用有()。?
CD放大器具有較()的輸入電阻和較()的輸出電阻。?????