放大電路如圖所示，電路中電容容量足夠大，三極管的β＝50，rbb’＝200Ω，UBE＝0.6V，RB1＝120KΩ，RB2＝40KΩ，RC＝RL＝4KΩ，RE＝2.1KΩ，VCC＝12V，信號(hào)源內(nèi)阻RS＝10KΩ，
（1）估算電路的靜態(tài)工作點(diǎn)IBQ、IEQ、UCEQ；
（2）計(jì)算電路的放大倍數(shù)
、輸入電阻Ri和輸出電阻Ro的值。
（3）去掉旁路電容CE，求電壓放大倍數(shù)
，輸入電阻Ri。
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、輸入電阻Ri和輸出電阻Ro的值。
，輸入電阻Ri。
最新試題
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無(wú)效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長(zhǎng)時(shí)間？（）
?已知Nexys4開(kāi)發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
已知某N溝道增強(qiáng)型MOS場(chǎng)效應(yīng)管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開(kāi)始和結(jié)束方式是（）。
CG放大器具有較（）的輸入電阻和較（）的輸出電阻。?
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫(huà)出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
用作電壓放大器時(shí)，CS放大器不合適的參數(shù)為（）。?
?CG放大器的性能描述合理的是（）。
CG放大器因其輸入電阻過(guò)小，因此沒(méi)什么用處。