A.55
B.48
C.37
D.67
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A.AB
B.（AB）！
C.（A+B）！
D.A+B
A.37
B.55
C.46
D.67
A.A+A！=1
B.A+BC=（A+B）（A+C）
C.A+A!B=A!+B
D.A+AB=A
A.可以處理各類連續(xù)變化的信號(hào)
B.可以放大小信號(hào)
C.可以處理在數(shù)值上和時(shí)間上不連續(xù)的信號(hào)
D.可以做電壓放大或功率放大
A.真值表
B.邏輯圖
C.函數(shù)式
D.電路圖
最新試題
當(dāng)VGS=0時(shí)，能夠?qū)ǖ腗OS管為（）
?在verilogHDL的數(shù)字表達(dá)方式用，和十進(jìn)制數(shù)127表示的數(shù)字相同的表達(dá)方式有（）。
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號(hào)均通過(guò)電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來(lái)自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過(guò)層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?CG放大器的性能描述合理的是（）。
?已知Nexys4開發(fā)板外部時(shí)鐘信號(hào)頻率為100MHz，數(shù)字鐘用來(lái)產(chǎn)生秒信號(hào)的時(shí)鐘信號(hào)頻率為1Hz，若采用計(jì)數(shù)器對(duì)100MHz的外部時(shí)鐘分頻得到1Hz的秒信號(hào)，請(qǐng)問(wèn)該計(jì)數(shù)器至少需要多少位？（）
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
?verilog語(yǔ)法中，間隔符號(hào)主要包括（）。
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。