A.AB
B.（AB）！
C.（A+B）！
D.A+B
您可能感興趣的試卷
你可能感興趣的試題
A.37
B.55
C.46
D.67
A.A+A！=1
B.A+BC=（A+B）（A+C）
C.A+A!B=A!+B
D.A+AB=A
A.可以處理各類連續(xù)變化的信號
B.可以放大小信號
C.可以處理在數(shù)值上和時間上不連續(xù)的信號
D.可以做電壓放大或功率放大
A.真值表
B.邏輯圖
C.函數(shù)式
D.電路圖
A.L=B
B.L=AB
C.L=A
D.L=A+B
最新試題
?6位7段數(shù)碼管動態(tài)顯示模塊如圖，要求人眼看到所有數(shù)碼管同時顯示各自對應的數(shù)字，控制數(shù)碼管位選信號的動態(tài)掃描時鐘信號頻率約為多少？（）
現(xiàn)在定義了一個1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達式表示為{co，sub}=a+b+ci，其中a，b為兩個加數(shù)，ci為來自低位的進位，sum為和，co為向高位的進位，如果以此1位加法器構(gòu)建四位加法器，同時定義頂層模塊中的端口信號和中間變量的定義：下面通過層次調(diào)用的方式進行邏輯實現(xiàn)中的表達式正確的是（）。
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會（），漏極交流電壓將會（），增益將會（）。
在對數(shù)字鐘計時、校時模塊進行仿真時，設秒信號的周期為10ns，若要觀察24時制計數(shù)是否正確，那么在復位信號無效，計時使能信號有效的情況下，仿真需運行多長時間？（）
?verilogHDL中已經(jīng)預先定義了的門級原型的符號有（）。
I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進行傳輸（注意圖中未畫出電容），要實現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?
?已知Nexys4開發(fā)板外部時鐘信號頻率為100MHz，數(shù)字鐘用來產(chǎn)生秒信號的時鐘信號頻率為1Hz，若采用計數(shù)器對100MHz的外部時鐘分頻得到1Hz的秒信號，請問該計數(shù)器至少需要多少位？（）
已知某N溝道增強型MOS場效應管的。下表給出了四種狀態(tài)下和的值，那么各狀態(tài)下器件的工作狀態(tài)為（）。
?若某放大器的輸入信號為電壓信號，輸出信號為電流信號，則以下描述正確的有（）。?
CD放大器因為源極輸出信號幾乎與柵極輸入信號變化一致，因此被稱為“源極跟隨器”。