A.真值表
B.邏輯圖
C.函數(shù)式
D.電路圖
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A.L=B
B.L=AB
C.L=A
D.L=A+B
A.L=B
B.L=AB
C.L=A
D.L=A+B
A.3v—18v
B.25v
C.220v
D.1.5v
A.與
B.或
C.非
D.與非
A.模擬信號(hào)
B.數(shù)字信號(hào)
C.直流信號(hào)
D.交流信號(hào)
最新試題
?verilogHDL中已經(jīng)預(yù)先定義了的門級(jí)原型的符號(hào)有（）。
?CD放大器的性能特征有（）。?
在下圖中如果輸入輸出均有電容耦合，則將RG的阻值由10MΩ替換為1MΩ時(shí)，柵極直流電壓將會(huì)（），漏極直流電流將會(huì)（），輸入電阻將會(huì)（）。
在對(duì)數(shù)字鐘計(jì)時(shí)、校時(shí)模塊進(jìn)行仿真時(shí)，設(shè)秒信號(hào)的周期為10ns，若要觀察24時(shí)制計(jì)數(shù)是否正確，那么在復(fù)位信號(hào)無效，計(jì)時(shí)使能信號(hào)有效的情況下，仿真需運(yùn)行多長時(shí)間？（）
?5.1K±5%歐姆的五環(huán)電阻的色環(huán)序列為（）。
?CS、CG和CD三種組態(tài)中，最適合做電壓放大器的還是CS放大器。
現(xiàn)在定義了一個(gè)1位的加法器addbit（ci，a，b，co，sum），模塊的結(jié)果用表達(dá)式表示為{co，sub}=a+b+ci，其中a，b為兩個(gè)加數(shù)，ci為來自低位的進(jìn)位，sum為和，co為向高位的進(jìn)位，如果以此1位加法器構(gòu)建四位加法器，同時(shí)定義頂層模塊中的端口信號(hào)和中間變量的定義：下面通過層次調(diào)用的方式進(jìn)行邏輯實(shí)現(xiàn)中的表達(dá)式正確的是（）。
?10進(jìn)制計(jì)數(shù)器模塊在數(shù)字鐘系統(tǒng)中可作為以下哪些模塊的子模塊？（）
?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???
?電路如圖所示，如果電容C2開路，則MOSFET的漏極直流電壓將會(huì)（），漏極交流電壓將會(huì)（），增益將會(huì)（）。