單項(xiàng)選擇題至少（）片74197（集成4位二進(jìn)制計(jì)數(shù)器）可以構(gòu)成M=1212的計(jì)數(shù)。

A.12
B.11
C.3
D.2


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1.單項(xiàng)選擇題下列觸發(fā)器中不能用于移位寄存器的是（）

A.D觸發(fā)器
B.JK觸發(fā)器
C.基本RS觸發(fā)器
D.負(fù)邊沿觸發(fā)D觸發(fā)器

2.單項(xiàng)選擇題為使觸發(fā)器可靠地翻轉(zhuǎn)，輸入信號必須先于時鐘信號有效，這段時間間隔稱為（）

A.延遲時間
B.保持時間
C.建立時間
D.轉(zhuǎn)換時間

3.單項(xiàng)選擇題下面哪個電路輸出有不定狀態(tài)（）

A.JK觸發(fā)器
B.D觸發(fā)器
C.T觸發(fā)器
D.基本RS觸發(fā)器

最新試題

?TTL或非門組成的邏輯電路如圖所示，當(dāng)輸入為以下哪種狀態(tài)時會出現(xiàn)冒險現(xiàn)象？（）

題型：單項(xiàng)選擇題

?verilogHDL的基本結(jié)構(gòu)中通常需要進(jìn)行模塊范圍的定義，VerilogHDL的模塊范圍的定義的開始和結(jié)束方式是（）。

題型：單項(xiàng)選擇題

用作電壓放大器時，CS放大器不合適的參數(shù)為（）。?

題型：單項(xiàng)選擇題

I=0.5mA，Vt=1.5V，k′n（W/L）=1mA/V2，VA足夠大。輸入輸出信號均通過電容耦合進(jìn)行傳輸（注意圖中未畫出電容），要實(shí)現(xiàn)增益為15倍的放大電路，則RD=（）kΩ。?

題型：單項(xiàng)選擇題

?CS放大器中引入源極電阻RS，其作用有（）。?

題型：多項(xiàng)選擇題

?MOSFET源極漏極間的長度L越大，溝道長度調(diào)制效應(yīng)越明顯。???

題型：判斷題

當(dāng)VGS=0時，能夠?qū)ǖ腗OS管為（）

題型：多項(xiàng)選擇題

在對數(shù)字鐘計(jì)時、校時模塊進(jìn)行仿真時，設(shè)秒信號的周期為10ns，若要觀察24時制計(jì)數(shù)是否正確，那么在復(fù)位信號無效，計(jì)時使能信號有效的情況下，仿真需運(yùn)行多長時間？（）

題型：單項(xiàng)選擇題

?CD放大器的性能特征有（）。?

題型：多項(xiàng)選擇題

?verilog語法中，間隔符號主要包括（）。

題型：多項(xiàng)選擇題